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Training for Professionals

Seminare & Workshops | Haar bei München

RISC-V

Aktueller Termin: 16.-17. Oktober 2019!


Melden Sie sich jetzt zum 2-tägigen Intensivtraining mit hochkarätigen Referenten der ETH Zürich und Greenwaves an!

RISC-V


Das Training adressiert die praktische Implementierung von Prozessorkernen mit RISC-V-Befehlssatz am Beispiel der „PULP-Plattform“ der ETH Zürich.

Im Schwerpunkt geht es um die beiden Kerne „RI5CY“ und „Ariane“ – beide werden als CORE-V über die OpenHW Group vermarktet – und um den GAP8 von Greenwaves, einem SoC mit acht Kernen aus der PULP-Plattform.

Der quelloffene und moderne Instruktionssatz RISC-V beginnt zunehmend in der Wissenschaft und Industrie an Bedeutung zu gewinnen. RISC-V bietet in zahlreichen Anwendungsgebieten einen klaren Vorteil gegenüber geschlossenen Instruktionssätzen, wie zum Beispiel die einfache Erweiterbarkeit und die Verfügbarkeit von zahlreichen quelloffenen Implementierungen.

In diesem Seminar werden wir die Grundlagen von RISC-V kennen lernen. Spezielles Augenmerk werden wir dabei auf die Mikroarchitektur der Cores (32 bit Mikrokontroller so wie auch 64 bit Applications Cores) und dem zugehörigen SoC Angebot der Parallel Ultra Low Power (PULP) Gruppe legen (Core V).

Weitere Informationen:


Welche Dokumente erhalten die Teilnehmer?
Sämtliche präsentierte Folien (Englisch) werden den Seminarteilnehmern nach dem Seminar bereitgestellt.

Welche Ausstattung sollten die Teilnehmer mitbringen?
Notebooks mit einer aktuellen VirtualBox Installation.

Welche Voraussetzungen sollten die Teilnehmer mitbringen?
Grundsätzliches Interesse und Verständnis für digitales Design und Prozessor Architektur. Die relevanten Teile des RISC-V Instruktionssatzes werden in der Einführung des Kurses nochmals besprochen. Bei indivduellen Fragen stehen die Referenten gerne in den Pausen oder nach dem Kurs persönlich zur Verfügung.

Zielgruppe:
SoC- und FPGA-Entwickler, die RISC-V-Kerne implementieren wollen.
Embedded Software und Embedded Hardware-Entwickler die mit RISC-V-Prozessoren arbeiten wollen.

Ihre Trainer:


Mittwoch, 16. Oktober 2019:

Florian Zaruba, ETH Zürich, Departement Informationstechnologie und Elektrotechnik (D-ITET), Institut für Integrierte Systeme

Florian Zaruba, BSc in Technischer Informatik (TU Wien) und MSc in Elektrotechnik (ETH Zürich) ist seit 2 Jahren Doktorand am Institut für Integrierte Systeme an der ETH Zürich. Er ist seit 4 Jahre Teil des PULP Projektes, mitunter als Hauptentwickler von PULPino und des 64 bit Cores Ariane.

 

 

 

Donnerstag, 17. Oktober 2019:

Dr. Francesco Paci, Greenwaves

Francesco Paci received the B.Sc. and M.Sc. degrees in computer engineering from the University of Bologna, where he pursued the Ph.D. degree in electronics, telecommunications, and information technologies with a thesis on Electronic Systems with High Energy Efficiency for Embedded Computer Vision. He was a Visiting Student with Trinity College Dublin, a Visiting Researcher with Movidius (now Intel Movidius), Dublin, in 2014, and STMicroelectronics, Grenoble, in 2012. He holds now a full time position at Greenwaves-Technologies as R&D software engineer.